Imecs Prozesstechnologie-Roadmap bis 2036

Die imec-Roadmap wird uns bis 2036 von 7 Seemeilen auf 0,2 Seemeilen oder 2 Angström bringen und dabei ein Einführungstempo von zwei bis zweieinhalb Jahren beibehalten.

Erstens werden die kontinuierlichen Fortschritte in der Lithographie der Schlüssel zu einer weiteren Dimensionsskalierung sein: Bei der traditionellen Lithographie wird Licht verwendet, und heute ist die Wellenlänge des Lichts größer als die erforderliche Genauigkeit der Muster.

Aus diesem Grund wurde die Extreme UV (EUV)-Lithographie eingeführt. Mittlerweile taucht es auf immer mehr funktionsfähigen Produktionsbändern für die Serienfertigung auf. EUV wird uns von der Fünf-Nanometer-Generation auf die Zwei-Nanometer-Generation bringen.

Um kleiner zu werden, brauchen wir eine aktualisierte Version von EUV, High-NA EUV, mit größeren Linsen. Diese werden einen Durchmesser von einem Meter und eine Genauigkeit von 20 Pikometern haben.

Für High-NA EUV wird der erste Prototyp, der von ASML entwickelt wird, im Jahr 2023 verfügbar sein.

Die Einführung in die Großserienfertigung wird irgendwann im Jahr 2025 oder 2026 erwartet. Um die Einführung in die Fertigung zu verkürzen, hat imec zusammen mit ASML ein sehr intensives Programm zur Entwicklung aller wichtigen Grundbausteine ​​wie der Maskentechnologie aufgesetzt und Materialien mit Nass- oder Trocken-UV-Beständigkeit, Messtechnik und Optikcharakterisierung.

Heutzutage bauen fast alle Chiphersteller Mikrochips mit FinFET-Transistoren. Beim Eintritt in die 3-nm-Generation leiden FinFETs jedoch unter Quanteninterferenzen, die zu Störungen im Betrieb von Mikrochips führen.

Als nächstes kommt der Gate-All-Around (GAA) oder Nanosheet-Transistor, der als Stapel von Nanosheets aufgebaut ist und eine verbesserte Leistung und verbesserte Kurzkanaleffekte bietet. Diese Architektur wird ab 2 nm unverzichtbar sein.

Samsung, Intel und TSMC haben bereits angekündigt, GAA-Transistoren in ihren 3-nm- und/oder 2-nm-Knoten einzuführen.

Der Forksheet-Transistor ist eine imec-Erfindung, noch dichter als der Nanosheet-Transistor und erweitert das Gate-Allround-Konzept auf die 1-nm-Generation.

Die Forksheet-Architektur führt eine Barriere zwischen den negativen und positiven Kanälen ein und ermöglicht so eine Annäherung der Kanäle.

Es wird erwartet, dass diese Architektur eine Verkleinerung der Zellengröße um 20 Prozent ermöglicht.

Eine weitere Skalierung kann erreicht werden, indem die negativen und positiven Kanäle übereinander gelegt werden, was als Komplementär-FET-Transistor (CFET) bezeichnet wird, ein komplexer vertikaler Nachfolger des GAA.

Dadurch wird die Dichte erheblich verbessert, allerdings geht dies mit einer erhöhten Prozesskomplexität einher, insbesondere bei der Kontaktierung von Source und Drain der Transistoren.

Mit der Zeit werden CFET-Transistoren neue ultradünne 2D-Monoschichtmaterialien mit atomarer Dicke wie Wolframdisulfid (WS2) oder Molybdän enthalten.

Diese Geräte-Roadmap wird uns in Kombination mit der Lithographie-Roadmap in das Ångström-Zeitalter führen.

Auf der Systemebene dieser Sub-2-nm-Transistoren gibt es zwei weitere Herausforderungen.

Die Speicherbandbreite kann nicht mit der CPU-Leistung mithalten.

Der Prozessor kann nicht schneller laufen als die Geschwindigkeit, mit der Daten und Anweisungen aus dem Speicher verfügbar werden.

Um diese „Speichermauer“ einzureißen, muss der Speicher näher an den Chip heranrücken.

Ein interessanter Ansatz zum Einreißen der Speichermauer ist die 3D-System-on-Chip (3D SOC)-Integration, die über die heute gängigen Chiplet-Ansätze hinausgeht.

Nach diesem heterogenen Integrationsansatz wird das System in separate Chips aufgeteilt, die gleichzeitig in der dritten Dimension entworfen und miteinander verbunden werden.

Es ermöglicht beispielsweise das Stapeln einer SRAM-Speicherschicht für Level-1-Cash direkt auf den Kernlogikgeräten und ermöglicht so eine schnelle Speicher-Logik-Interaktion.

Um extrem hohe Bandbreiten-Off-Modul-Konnektivität zu erreichen, werden optische Verbindungen entwickelt, die auf Photonik-Interposern integriert sind.

Im Hinblick auf systembedingte Herausforderungen wird es immer schwieriger, genügend Strom in den Chip zu bekommen und die Wärme abzuführen.

Doch eine Lösung ist in Sicht: Die Stromverteilung verläuft nun von der Oberseite des Wafers über mehr als zehn Metallschichten bis zum Transistor. Imec arbeitet derzeit an einer Lösung von der Rückseite des Wafers.

Wir werden Stromschienen in den Wafer versenken und sie mithilfe von Nano-Through-Silicium-Durchkontaktierungen in breiteren, weniger widerstandsfähigen Materialien mit der Rückseite verbinden.

Dieser Ansatz entkoppelt das Stromversorgungsnetz vom Signalnetz, verbessert die Gesamtleistung der Stromversorgung, reduziert die Überlastung des Routings und ermöglicht letztendlich eine weitere Skalierung der Standardzellenhöhe